IBM ha construido un nuevo chip prototipo con alrededor de 100.000 millones de transistores en un área del tamaño de una uña, lo que supone el doble de la densidad de la anterior tecnología puntera de la compañía, anunciada en 2021. El diseño podría allanar el camino para ordenadores más rápidos y eficientes energéticamente en los próximos años.
Durante más de medio siglo, los fabricantes de chips han podido fabricar ordenadores cada vez más potentes siguiendo el principio clave de la Ley de Moore: introducir más transistores en el chip. Para ello, redujeron los transistores —los diminutos interruptores que realizan los cálculos— a tamaños progresivamente más pequeños. Pero en los últimos quince años, los transistores se han acercado al límite donde la mecánica cuántica empieza a interferir con su funcionamiento: de apenas unas pocas decenas de nanómetros de tamaño. No pueden hacerse más pequeños.
Así, para integrar más transistores en un chip, ingenieros de toda la industria están considerando un giro hacia un enfoque familiar para los urbanistas: construir en vertical. El jueves, IBM anunció que había creado un chip que utiliza esta estrategia. La nueva arquitectura, conocida como nanostack, apila verticalmente transistores en dos capas en un chip de silicio.
“No es solo un paso incremental”, dijo Jay Gambetta, director de IBM Research, durante una rueda de prensa el martes. “Es un salto significativo hacia adelante”. En una década, Gambetta espera que los chips con nanostacking se utilicen ampliamente en centros de datos, donde su eficiencia mejorada podría ayudar a las instalaciones a gestionar mejor su consumo energético.
“Absolutamente, es transformador”, afirma Dan Hutcheson, vicepresidente de TechInsights, una empresa de análisis tecnológico. “Esto añade otros diez o quince años a la hoja de ruta”.
En comparación con la arquitectura de vanguardia anterior de IBM, la compañía informa que los chips construidos con este nuevo enfoque pueden realizar hasta un 50 % más de trabajo en el mismo tiempo y ser hasta un 70 % más eficientes energéticamente.
La arquitectura ofrece una forma general de disponer transistores, e IBM se asociará con fabricantes de semiconductores para producir los chips reales. Anticipa que los diseñadores de chips desplegarán el diseño en muchos tipos diferentes de chips, incluyendo GPU y CPU. «Espero tener muchas conversaciones con diseñadores sobre cómo pueden utilizar esta tecnología», afirmó Huiming Bu, vicepresidente de I+D global de semiconductores de IBM, en la rueda de prensa donde se anunció el nuevo diseño.
Un pastel de capas
Los ingenieros crearon el nuevo chip de IBM capa a capa, como un pastel. Comienzan fabricando transistores en una capa de silicio. Luego, colocan una capa de silicio encima de estos dispositivos y fabrican otra capa de transistores directamente sobre ella. Finalmente, crean las conexiones eléctricas entre las dos capas de transistores. Este tipo de apilamiento vertical, que combina dos tipos de transistores, se conoce como transistor de efecto de campo complementario, o CFET, explica Qing Cao, profesor de ciencia e ingeniería de materiales en la Universidad de Illinois en Urbana-Champaign, quien no participó en el trabajo.
La compañía no es la única que persigue este enfoque general. Los mayores fabricantes de chips —Intel, Samsung y TSMC—, junto con el laboratorio de investigación rival Imec en Bélgica, han estado investigando los CFET. IBM afirma que su diseño se distingue por el hecho de que la segunda capa de transistores no se sitúa directamente encima de los transistores de la primera capa; más bien, están escalonados, lo que, según la compañía, simplifica el cableado, entre otras ventajas.
Los CFET, como los de la arquitectura de nanostack de IBM, contrastan con otro enfoque común para fabricar chips de doble capa, como el 3D V-Cache de AMD y la próxima tecnología LogicFolding de Huawei, afirma Cao. En esos enfoques, los ingenieros fabrican los transistores en cada capa del chip de forma independiente antes de unir ambas. El nuevo método de IBM permite una alineación más precisa de las capas, lo cual es importante para el rendimiento porque los transistores son muy pequeños, señala Cao.
El nanostacking se basa en un enfoque llamado nanohoja, que se ha utilizado para fabricar transistores de última generación desde aproximadamente 2022. Un transistor es esencialmente una manguera por la que fluyen los electrones, con una válvula que puede activar o desactivar el flujo. Dentro del transistor, los electrones se mueven a través de una sección de silicio llamada canal. En el enfoque de nanostack de IBM, el canal consta de tres nanohojas, cada una de 15 átomos de grosor y separadas por nueve nanómetros.
Cada generación de chips recibe un nombre. IBM se refiere a su tecnología nanostack como 'subnanómetro', o nodo de '0.7 nanómetros', siguiendo una convención de la industria de larga data donde cada generación se nombra por una longitud cada vez más pequeña. Pero '0.7 nanómetros' es un término de marketing y no corresponde a ninguna característica física del chip. La distancia entre transistores 'se ha mantenido en unos 40 nanómetros durante un período de tiempo considerable', dice Cao.
Puesta en producción
Mirando hacia el futuro, los fabricantes de chips pueden intentar aumentar la densidad de transistores construyendo en más capas, como sugirió Bu en la rueda de prensa. Sin embargo, se enfrentarán a desafíos prácticos, según Cao. La fabricación introduce errores, lo que significa que un cierto número de chips son defectuosos en el momento de su creación. "Aquí estás construyendo otra capa encima, así que si falla la capa superior o la inferior, tu chip entero va a fallar", dice Cao. Esta mayor tasa de fallos en comparación con los chips de una sola capa será costosa.
Además, un desafío central es lo que Cao denomina "el presupuesto térmico". Esencialmente, significa que los ingenieros necesitan averiguar cómo construir cada capa sin derretir las conexiones con la que está debajo. Esto implica mantener los procesos de fabricación por debajo de los 400°C. IBM descubrió cómo fabricar la segunda pila a una temperatura lo suficientemente baja, aunque la compañía guarda silencio sobre sus métodos.
Los académicos también están en ello. El grupo de Cao, por ejemplo, ha creado un método para apilar transistores capa por capa como IBM, donde crean la segunda capa con procesos por debajo de los 200 °C. Lo consiguen utilizando un tipo de transistor conocido como transistor sin unión (junctionless transistor), que puede crearse sin un paso típicamente requerido llamado dopaje —un proceso que inyecta átomos que no son de silicio en el silicio para ajustar las propiedades del material. El dopaje suele ser la parte más caliente de la fabricación de transistores. Cao cree que, desde una perspectiva de gestión térmica, su enfoque podría ser más fácil de escalar a múltiples niveles, aunque su demostración es solo una prueba de concepto.
Pero Cao considera que el trabajo de IBM es "transformador" porque demuestra cómo apilar transistores "en una oblea completa utilizando una línea de fabricación de última generación". El nuevo enfoque impulsa la industria, afirma: "Me interesa saber cuál es su 'killer application'".